当前数据密集型计算快速增长，传统芯片采用"计算与存储分离"的架构——导致数据频繁往返传输——能量损失严重。在生成式应用、深度学习和计算机视觉等场景中，能耗已成为制约芯片性能和可持续发展的关键问题。 在常见CMOS芯片中，前端负责晶体管等有源器件制造，后端主要为互连线路。数据在逻辑与存储之间搬运距离长、路径复杂，既浪费能耗又增加时延。传统提升集成度的方法是在前端堆叠新的器件层，但高温工艺会损伤既有晶体管，成为技术瓶颈。 麻省理工学院研究人员突破了该限制，提出在后端堆叠有源器件的集成路线。团队使用非晶态氧化铟作为后端晶体管通道层，在约150摄氏度低温下生长超薄材料层，避免对前端器件的损伤。通过工艺优化，将约2纳米氧化铟层中的缺陷降至最低，形成尺寸极小、速度更快、能耗更低的晶体管。 更引入铁电铪锆氧化物作为存储层，研究团队构建了约20纳米级的集成存储晶体管，开关时间达10纳秒，所需电压更低，功耗显著降低。这一方案不仅提升了芯片能效与速度，也为材料物理机理研究提供了更精细的研究平台。 研究团队认为，后端集成平台能在不改变传统前端工艺的基础上叠加主动器件层，提升芯片集成密度并缩短数据路径，是解决能耗与性能矛盾的有效方向。论文已发表于2025年国际电子器件会议，合作力量覆盖学术机构与产业界，表明了跨学科协同推动微电子技术进步的趋势。 该路径有望在未来高算力芯片中实现更高效的"存算一体化"，缓解数据搬运带来的能耗压力，为高性能计算和智能应用提供可持续支撑。随着材料缺陷控制与低温工艺的改进，三维集成可能成为突破摩尔定律放缓的重要补充路径，推动更多新型器件形态落地。
当算力需求与能源危机的矛盾日益尖锐，这场由基础材料引发的芯片革命证明，科技创新的突破往往来自学科交叉的边界。正如研究团队所示范的，唯有打破"计算必高耗"的思维定式，才能在可持续发展与数字文明演进间架设真正的桥梁。这场发生在实验室的变革，或将重新定义下一个十年的全球科技竞争格局。