问题——算力浪潮下，传统设计方法承压加剧。当前——人工智能应用加速落地——带动数据中心、高性能计算与智能终端对算力和带宽的需求持续上升。相比过去主要依靠制程迭代来提升性能，新一轮增长更依赖系统架构、互连技术与数据流动方式的协同优化。随着芯片规模扩张、系统复杂度提高，传统以单芯片、单工具链为主的开发模式瓶颈愈发明显：一是性能、功耗、面积与成本的综合取舍更困难；二是上市周期被压缩，设计验证与风险控制的压力同步增大。 原因——从“摩尔定律红利”向“系统工程能力”转变。与会嘉宾在论坛上分析认为，人工智能的发展大致可分为三类阶段与方向：面向数据中心基础设施阶段、面向自动驾驶与机器人等场景的具身智能阶段，以及面向生命科学和复杂系统建模等方向的科学计算阶段。不同应用对芯片的侧重点并不相同：数据中心更强调大规模并行与高带宽、低时延访问；具身智能更看重能效与实时响应；科学计算则更需要复杂模型与多维数据处理能力。需求分化叠加技术复杂度上升，使仅靠制程微缩难以长期同时满足“更高性能、更低功耗、更可控成本”等目标，创新重心因此需要前移到架构与系统层面。 影响——互连与存储成为系统竞争的关键变量。随着数据中心加速向“AI工厂”演进，算力芯片的瓶颈不再只在计算单元本身，数据在计算、存储与互连之间的流动效率逐渐成为决定性因素。AI负载普遍要求高带宽、低延迟并支持缓存一致性的数据访问能力，对互连协议的队列机制、点对点传输能力以及一致性管理提出更高要求。由此，接口、存储与先进互连有关IP的价值明显提升，其角色也从“模块复用”转向参与系统架构定义与PPA权衡的关键环节，直接影响系统性能上限、功耗水平与开发周期。 对策——以EDA与IP为抓手推动全流程协同与多技术路线并进。与会人士认为，面对快速变化的需求结构与更高的设计复杂度，EDA与IP需要从单点优化走向系统级、全流程协同：其一，面向AI算力芯片，形成覆盖接口、存储与互连的IP组合能力，并与系统架构协同设计，提升带宽利用率与能效；其二，在存储侧以更高带宽、更优功耗支撑高算力场景，推动存储子系统与计算单元的匹配优化；其三，围绕先进封装与多芯粒集成，完善从架构规划、实现到验证的设计闭环，降低跨芯粒互连、热设计与可靠性等环节的不确定性；其四，强化生态协同，通过标准接口、验证方法学与软件栈适配，提高协作效率，减少重复开发与集成风险。 前景——系统级创新将成为产业新常态，3D-IC与多芯粒有望扩大应用边界。面向未来，业内普遍判断算力需求仍将保持高位，芯片设计将更明显地呈现“跨层协同、软硬一体、封装与架构共同定义”的趋势。随着先进封装、3D-IC与多芯粒技术逐步成熟，异构集成有望在性能提升、成本控制与产品快速迭代之间形成新的平衡。同时，设计方法也将从“以单芯片为中心”转向“以系统为中心”，更强调从需求定义到验证交付的端到端效率与可预测性。对EDA与IP提供商而言，能否提供覆盖多场景的工具链，以及可复用、可验证、可扩展的IP体系，将成为参与下一轮竞争的关键。
面向算力驱动的产业新周期，半导体竞争正在从“拼制程”转向“拼系统、拼协同、拼工程能力”。谁能在架构、互连、存储与封装的系统级优化中建立更稳定的方法学，并形成更成熟的IP与工具支撑体系，谁就更有可能在下一轮技术与市场迭代中掌握主动权。