在2月21日这天，IT之家收到了一条劲爆消息。分析师jukan05把英特尔Panther Lake的技术报告直接翻了出来，这可是首个用Intel 18A制程搞出来的CPU。这份报告把芯片的物理结构给掰开揉碎了看，把这代工艺初期量产的真实样子展示得一清二楚，还顺便给我们指明了14A的技术路线图。 先来看Panther Lake芯片的核心尺寸。它的裸晶圆大约110平方毫米，里面不管是逻辑芯片还是SRAM芯片，全都是用了高性能（HP）库。跟以前不一样，这次不光是为了提升密度去用高密度（HD）库。逻辑部分用的是G50H180规格，SRAM的面积也有0.023微米平方，这些数据跟英特尔之前说的完全对得上。 在金属层这块儿，最小间距叫M0，测得是36纳米。虽然Intel 18A说是能做到32纳米的M0间距，但那是有前提的——得用HD库（H160）才行。以前行业里都是HD和HP库间距一样、晶体管数量不同，18A却搞了个新花样：HD库用32纳米间距，HP库用36纳米间距。但不管是HD还是HP库，都坚持用了5个鳍片的设计。 金属层一共有21层——前端（FS）15层、后端（BS）6层。其中BM5层其实就是RDL（重分布层）。 GAA全环绕栅极晶体管的间距是衡量工艺牛不牛的硬指标。Panther Lake的逻辑栅极间距是76纳米，SRAM位线间距是52纳米，两者差了老大一截。这其实是技术上的一种取舍。 逻辑和SRAM都用了HP库，但最小间距差这么多挺奇怪。现在还没公布GAA的关键尺寸（CD），所以没法再反推具体的GAA间距。 关于背面供电技术Power Via，英特尔之前说过SRAM没采用这个方案。Power Via是在GAA结构之间插电源孔，把背面的电接上来再给源极供电。但这需要GAA间距够大才能穿过去。按行规讲，如果在SRAM单元里搞Power Via，仅仅为了插NN间距就得把单元高度加1.1倍。 报告分析说虽然英特尔官方解释是背面供电对SRAM没多大好处，但其实是因为技术上做不到。好在这事儿在14A节点能解决。14A要改用BSCON技术，直接从背面连到晶体管的源极端子上，这样就不用受GAA间距的限制了。这也意味着14A的SRAM有条件用上Power Via技术。 材料方面，18A的中段制程（MEOL）接触孔和后段制程（BEOL）的V0/V1层还用的是钨而不是传言中的钼；M0层的金属还是铜。有分析说英特尔想在14A节点引进钼，但14A的M0间距还不小，比18A只略小一点；所以暂时还没到非用钌不可的时候。 另外18A的GAA结构已经配上了内部间隔层（Inner Spacer）。反观三星的SF3工艺直到SF2才搞出来这种结构，这就反映了不同代工厂技术成熟度的差别。 再说说产能和良率。报告说Panther Lake现在还在爬良率的坎上，现在的产品基本都用的是比较好做的HP库。就算不看英特尔说的32纳米间距光看现在的量产情况，哪怕在36纳米这一档想稳定下来还得费点功夫。 报告里还提到一个有意思的点：18A逻辑的GAA间距达到了76纳米，甚至比中芯国际N3工艺的32纳米鳍片间距还要大。这其实印证了一个观点：GAA工艺本身跟光刻机的关联度其实没那么强；有时候光刻机受限了反倒是好事儿——你可以通过放宽间距来弥补设备短板。 不过话说回来；即便有这种便利；英特尔要想把量产工艺做得稳稳当当也不是件容易的事；半导体制造的难度远不止一台EUV光刻机；真正的硬功夫还得看蚀刻、沉积、清洗这些更难的工艺整合能力；而这正是台积电目前领先于英特尔和三星的核心所在。